采用并行總線的另外一個問題在于總線的吞吐量很難持續(xù)提升。對于并行總線來說, 其總線吞吐量=數(shù)據(jù)線位數(shù)×數(shù)據(jù)速率。我們可以通過提升數(shù)據(jù)線的位數(shù)來提高總線吞吐 量,也可以通過提升數(shù)據(jù)速率來提高總線吞吐量。以個人計算機中曾經(jīng)非常流行的PCI總 線為例,其**早推出時總線是32位的數(shù)據(jù)線,工作時鐘頻率是33MHz,其總線吞吐量= 32bit×33MHz;后來為了提升其總線吞吐量推出的PCI-X總線,把總線寬度擴展到64位, 工作時鐘頻率比較高提升到133MHz,其總線吞吐量=64bit×133MHz。是PCI插槽 和PCI-X插槽的一個對比,可以看到PCI-X由于使用了更多的數(shù)據(jù)線,其插槽更長。
但是隨著人們對于總線吞吐量要求的不斷提高,這種提升總線帶寬的方式遇到了瓶頸。首先由于芯片尺寸和布線空間的限制,64位數(shù)據(jù)寬度已經(jīng)幾乎是極限了。另外,這64根數(shù)據(jù)線共用一個采樣時鐘,為了保證所有的信號都滿足其建立保持時間的要求,在PCB上布線、換層、拐彎時需要保證精確等長。而總線工作速率越高,對于各條線的等長要求就越高,對于這么多根信號要實現(xiàn)等長的布線是很難做到的。
用邏輯分析儀采集到的一個實際的8位總線的工作時序,可以看到在數(shù)據(jù)從0x00跳變到0xFF狀態(tài)過程中,這8根線實際并不是精確一起跳變的。 模擬信號和數(shù)字信號的相互轉(zhuǎn)換;測量數(shù)字信號測試配件
數(shù)字信號的時域和頻域
數(shù)字信號的頻率分量可以通過從時域到頻域的轉(zhuǎn)換中得到。首先我們要知道時域是真實世界,頻域是更好的用于做信號分析的一種數(shù)學(xué)手段,時域的數(shù)字信號可以通過傅里葉變換轉(zhuǎn)變?yōu)橐粋€個頻率點的正弦波的。這些正弦波就是對應(yīng)的數(shù)字信號的頻率分量。假如定義理想方波的邊沿時間為0,占空比50%的周期信號,其在傅里葉變換后各頻率分量振幅。
可見對于理想方波,其振幅頻譜對應(yīng)的正弦波頻率是基頻的奇數(shù)倍頻(在50%的占空比下)。奇次諧波的幅度是按1"下降的(/是頻率),也就是-20dB/dec(-20分貝每十倍頻)。 測量數(shù)字信號測試配件數(shù)字信號可通過分時將大量信號合成為一個信號(稱復(fù)用信號),通過某個處理器處理后,再將信號解復(fù)用;
要把并行的信號通過串行總線傳輸,一般需要對數(shù)據(jù)進行并/串轉(zhuǎn)換。為了進一步減少傳輸線的數(shù)量和提高傳輸距離,很多高速數(shù)據(jù)總線采用嵌入式時鐘和8b/10b的數(shù)據(jù)編碼方式。8b/10b編碼由于直流平衡、支持AC耦合、可嵌入時鐘信息、抗共模干擾能力強、編解碼結(jié)構(gòu)相對簡單等優(yōu)點,在很多高速的數(shù)字總線如FiberChannel、PCIe、SATA、USB3.0、DisplayPort、XAUI、RapidIO等接口上得到廣泛應(yīng)用。圖1.20是一路串行的2.5Gbps的8b/10b編碼后的數(shù)據(jù)流以及相應(yīng)的解碼結(jié)果,從中可以明顯看到解出的K28.5等控制碼以及相應(yīng)的數(shù)據(jù)信息。
高速數(shù)字接口與光電測試
看起來我們好像找到了解決問題的方法,但是,在真實情況下,理想窄的脈沖或者無限 陡的階躍信號是不存在的,不僅難以產(chǎn)生而且精度不好控制,所以在實際測試中更多使用正 弦波進行測試得到頻域響應(yīng),并通過相應(yīng)的物理層測試系統(tǒng)軟件進行頻域到時域的轉(zhuǎn)換以 得到時域響應(yīng)。相比其他信號,正弦波更容易產(chǎn)生,同時其頻率和幅度精度更容易控制。矢 量網(wǎng)絡(luò)分析儀(Vector Network Analyzer,VNA)可以在高達幾十GHz 的頻率范圍內(nèi)通過 正弦波掃頻的方式精確測量傳輸通道對不同頻率的反射和傳輸特性,動態(tài)范圍可以達到 100dB以上,所以在現(xiàn)代高速數(shù)字信號質(zhì)量的分析中,會借助高性能的矢量網(wǎng)絡(luò)分析儀對高 速傳輸通道的特性進行測量。矢量網(wǎng)絡(luò)分析儀測到的一段差分傳輸線的通道損 耗及根據(jù)這個測量結(jié)果分析出的信號眼圖。
數(shù)字通信的帶寬表征為:bit的傳輸速率;
為了提高信號在高速率、長距離情況下傳輸?shù)目煽啃?,大部分高速的?shù)字串行總線都會采用差分信號進行信號傳輸。差分信號是用一對反相的差分線進行信號傳輸,發(fā)送端采用差分的發(fā)送器,接收端相應(yīng)采用差分的接收器。圖1.13是一個差分線的傳輸模型及真實的差分PCB走線。
采用差分傳輸方式后,由于差分線對中正負信號的走線是緊密耦合在一起的,所以外界噪聲對于兩根信號線的影響是一樣的。而在接收端,由于其接收器是把正負信號相減的結(jié)果作為邏輯判決的依據(jù),因此即使信號線上有嚴重的共模噪聲或者地電平的波動,對于的邏輯電平判決影響很小。相對于單端傳輸方式,差分傳輸方式的抗干擾、抗共模噪聲能力 提高。 數(shù)字設(shè)備是由很多電路組成來實現(xiàn)一定的功能,系統(tǒng)中的各個部分通過數(shù)字信號的傳輸來進行信息和數(shù)據(jù)的交互。測量數(shù)字信號測試配件
數(shù)字信號的預(yù)加重(Pre-emphasis);測量數(shù)字信號測試配件
數(shù)字信號并行總線與串行總線(Parallel and Serial Bus)
雖然隨著技術(shù)的發(fā)展,現(xiàn)代的數(shù)字芯片已經(jīng)集成了越來越多的功能,但是對于稍微復(fù)雜 一點的系統(tǒng)來說,很多時候單獨一個芯片很難完成所有的工作,這就需要和其他芯片配合起 來工作。比如現(xiàn)在的CPU的處理能力越來越強,很多CPU內(nèi)部甚至集成了顯示處理的功 能,但是仍然需要配合外部的內(nèi)存芯片來存儲臨時的數(shù)據(jù),需要配合橋接芯片擴展硬盤、 USB等接口;現(xiàn)代的FPGA內(nèi)部也可以集成CPU、DSP、RAM、高速收發(fā)器等,但有些 場合可能還需要配合用的DSP來進一步提高浮點處理效率,配合額外的內(nèi)存芯片來擴展 存儲空間,配合用的物理層芯片來擴展網(wǎng)口、USB等,或者需要多片F(xiàn)PGA互連來提高處 理能力。所有這一切,都需要用到相應(yīng)的總線來實現(xiàn)多個數(shù)字芯片間的互連。如果我們把 各個功能芯片想象成人體的各個功能,總線就是血脈和經(jīng)絡(luò),通過這些路徑,各個功能 模塊間才能進行有效的數(shù)據(jù)交換和協(xié)同工作。 測量數(shù)字信號測試配件